Arteris, SoC 레이아웃 가속화를 위한 FlexNoC Physical™ Interconnect 출시

실리콘 기반 network-on-chip (NoC) 상호 연결 IP 솔루션의 유일한 공급업체인 아테리스(Arteris; www.arteris.com; 지사장 연명흠)가 시스템 온칩(SoC)의 물리적 설계를 가속화시키는 ArterisFlexNoC Physical interconnect IP를 출시했다. ArterisNoC상호 연결 IP기술은 와이어를 적게 사용하면서도 거의 모든 상호 연결 지점에서 정교한 파이프라인 레지스터 배치를 가능하게 하며 분산 IP 배치를 허용하는 레이아웃 친화적인 솔루션이다. 이 기술은 오랫동안 세계 최고의 반도체 설계 팀에게 배선 정체를 최소화시키고 실리콘 면적, 비용 및 전력 소비를 줄여주는 혜택을 제공해왔다. FlexNoC Physical interconnect IP는 사용자가 정의한 Floor plan을 임포트한 뒤 타이밍 종료 제약 조건에 부합하도록 자동으로 파이프라인을 구성한다. FlexNoC interconnect IP 인스턴스를 SoC의 나머지 부분과 별개로 라우팅되도록 물리적 차원에서 분리함으로써 결과 품질(QoR; Quality of Result)과 생산성을 증대시킨다. FlexNoC Physical IP의 이점은 다음과 같다.
 


1. 과도한 P&R 반복을 억제 혹은 해소 ? SoC 설계자들은 긴 경로의 타이밍 종료 오류를 해결하기 위해 비용이 많이 소요되는 P&R 실행을 여러 번 반복해야 하는 경우가 많이 있다. 그러나 완전히 SoC P&R을 하기에 앞서 조기에NoC interconnect IP를 최적화시키면 레이아웃 과정에서 타이밍 종료 문제가 발생할 가능성이 줄어든다.


2. 자동 파이프라인 구성을 통한 타이밍 종료 시행 착오 배제 ? 칩 팀은 프론트엔드 설계 단계에서 실제 상호 연결 IP를 분석하고 자동으로 파이프라인 단계를 구성함으로써 설계상 타이밍을 종료시킬 netlist를 백엔드 팀에게 인계한다.


3. 결과 품질 (QoR) 최적화 ? SoC팀은 백엔드에서의 타이밍 문제를 피하기 위해 프론트엔드 단계에서 칩을 과잉 설계하는 경우가 많다. FlexNoC Physical IP는 백엔드에서 타이밍 문제가 발생할 프론트엔드 단계를 지능적으로 추정, 예측하므로 설계 팀은 최소한의 파이프라인 단계를 실행하여 원하는 주기를 달성하면서도 지연 현상과 전력 소비를 최소화시킬 수 있다.

4. FlexNoC interconnect physical IP를 SoC의 나머지 부분으로부터 분리 ? FlexNoC Physical은 아키텍처 차원과 같은 방식으로 물리적 차원에서 interconnect IP를 분리하는 기능을 제공한다. 이로써 사용자는 상호 연결 평면도 아웃라인을 생성해서 상호 연결부분들을 독립적으로 배치, 라우팅하는 별도의 IP로 처리할 수 있다. 이러한 분리를 통해 레이아웃 팀의 작업이 간소화된다.

 


FlexNoC Physical 솔루션은 SoC 상호 연결과 관련한 아키텍처 지식을 십분 활용하여 타이밍 종료를 가속화시킨다. 그뿐 나이라 적은 slack을 활용해 타이밍을 충족시키고 SoC 실리콘 면적을 추가로 감소시키면서도 성능을 향상시키므로 결과 품질(QoR)을 향상시킨다. 이러한 자동화를 구현하려면 FlexNoC Physical은 프로세스 기술 정보와 함께 평면도(LEF / DEF 포맷)를 임포트해야 한다. 이 레이아웃과 프로세스 정보를 활용하여 레이아웃에서 최적의 FlexNoC Physical fabric IP 구성 요소들을 찾아 면적과 지연을 최소화하는 한편 어느 지점에서 파이프라인 단계가 활용될지를 결정하게 된다. FlexNoC Physical은 추가적인 파이프라인 단계와 함께 새로운 RTL 인스턴스를 생성하는 동시에 배치 정보를 물리적 인식 합성 툴과 배치 및 라우트 툴로 익스포트한다.
아테리스의 CEO인 찰스 자낙(K. Charles Janac)은 “FlexNoC Physical을 활용하면 다음과 같은 두 가지의 귀중한 혜택을 갖게 된다. 즉,  SoC설계자는 설계 주기 초반에 토폴로지의 물리적 의의를 가시화할 수 있으며 RTL 실행 팀이 자동으로 타이밍 종료를 위한 파이프라인을 추가함으로써 복잡한 SoC 개발 주기 시간을 단축하도록 도움을 주게 된다”고 설명했다. 자낙 CEO는 또한 “당사는 고객의 레이아웃 팀에게 보다 나은 스타팅 포인트 데이터를 제공함으로써 고객이 배치 및 라우트 주기를 단축하도록 지원한다”고 덧붙였다.
시장조사 기관인 린리 그룹의 마이크 데믈러(Mike Demler) 선임 애널리스트는“Arteris는 SoC 설계 흐름의 초반에 꼭 필요한 기술을 제공함으로써 중요한 백엔드 문제들을 쉽게 해결하도록 해준다”며 “FlexNoC Physical IP는 레이아웃 단계에서 겪는 타이밍 문제를 대폭 줄여주고 P&R 반복과 엔지니어링 변경 순서(ECO; Engineering change orders)를 단축시킴으로써 결과적으로 비용과 스케줄 시간을 절감하는 잠재력을 갖췄다"고 언급했다. 시놉시스의 비잔 키아니(Bijan Kiani) Design Group마케팅 부사장은 “ArterisFlexNoC Physical은 타이밍 종료 정보를 개선하고 보다 정확한 RTL 데이터를 제공하는 Design Compiler Graphical 및 IC Compiler II와 같은 당사의 툴을 제공함으로써 레이아웃 생산성을 향상시킬 잠재력을 제공한다”며 "당사는 양측 고객들과 협력하여 이러한 장점을 지속적으로 검증할 것이다”라고 설명했다.